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AES加密算法_Verilog流程图

2015-05-07 22:46:57 0 举报
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大纲/内容
count == 0
SubBytes(16字节并行)
YES
data_out
ShiftRows
count != 0
KeyExpansion
key
count=10?
select
MUX
count+1
data
AddRoundKey
NO
MixColumns
key_in
data_in
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