verilog设计流程
2020-03-19 16:11:28 20 举报AI智能生成
Verilog设计电路的详细流程
作者其他创作
大纲/内容
设计步骤
分析逻辑提取状态
高桥流
日本高桥征义
化简
卡诺图化简
其他多样方法
状态编码
语句语法
描述状态机
描述方法
寄存器选择
语言设计
必须有的
初始化
默认状态
时序逻辑
触发
clock
大部分情况
组合逻辑
assign
always
函数和任务
task
测试或行为描述
时间控制在内
function
用于计算
代替组合逻辑
设计要素
输入
触发条件
输出
何种动作
状态
当前状态
次态
状态图绘制
根据实际需求
状态数量
状态对应输出
moore型
当前态
得到输出
mealy型
输入条件
当前态
描述方法
一段式
时序和组合逻辑一起
寄存器输出
无毛刺
多余触发器
难以修改和调试
少用
二段式
时序逻辑
组合逻辑
组合逻辑描述当前输出
产生毛刺
不利于约束
便于阅读
三段式
两个时序
描述现态
描述输出
组合逻辑
产生下一状态
也是寄存器输出
无毛刺
也易读
应用广泛
收藏
收藏
职业：暂无
0 条评论
下一页
为你推荐
查看更多
