Fifo_ctl
2017-05-24 12:35:09 2 举报FPGA
作者其他创作
大纲/内容
wr_empty
wr_clk
Data_fo[31:0]
En_Utx
Data_po[31:0]
clk
fifo_wr_ctl
FIFO
rst_n
rd_empty
Data_pi[31:0]
rd_full
fifo_rd_ctl
rd_req
rd_clk
wr_req
wr_full
Data_fi[31:0]
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