Xilinx UltraScale FPGA
2016-09-05 19:33:06 49 举报AI智能生成
简单描述了Xilinx UltraScale FPGA的框架
作者其他创作
大纲/内容
可配置逻辑块：CR块（数字逻辑资源）
60个CLB（Configurable Logic Block）
切片（Slice）：SliceL，SliceM
8个6输入查找表
16个触发器（存储元素）可配置成
512bit分布式RAM
单端口模式
双端口模式
简单双端口模式
四端口模式
八端口模式
512bit ROM
FIFO
可寻址寄存器CAM（Content Addressable Memory）
多路复用器
36Kb BRAM
布线
IO（可配置，可兼容大量的I/O标准）
宽范围HR（High Range）：1.0~3.3V
HR组能分割成两个半组，每个由自己的Vcco供电
高性能HP（High Performance）：1.0~1.8V
I/O引脚都是按组构成，每个组包含52个I/O，每组都有一个公共的Vcco输出缓冲区供电
块存储资源BRAM（多个36Kbit Block RAM）
每个BRAM可以配置成单个36Kb的RAM或者两个18Kb的RAM等等
配置成大容量快速的存储阵列和FIFO控制器
检错和纠错
迷糊或或或
大量专用的，低功耗的DSP切片（24个）
27bitx18bit二进制补码乘法器
48位的累加器
时钟资源和管理模块
时钟资源
全局时钟输入
字节时钟输入
布线
时钟缓冲
时钟管理CMT（Clock Management Tile）
一个混合模式的时钟管理器MMCM（Mixed-mode Clock Manager）
两个相位锁相环PLL（Phase Lock Loop）
高速串行收发器
GTH
GTY
Interlaken集成块
可扩展的片到片的互联协议，用于传输速率到10Gb/s~150Gb/s
10.3125Gb/速率下，1~12个通道
12.5Gb/s速率下，1~12个通道
25.78125Gb/s速率下，1~6个通道
Ethernet模块
UltraScale结构的FPGA内集成的100G以太网模块遵守IEEE std802.3ba规范，提供了100Gb/s的以太网口
系统监控器模块
通过片上供电传感器和温度传感器对环境的监控
配置模块（使用SPI或者BPI Flash等不同的镜像重新配置自己）：烧写程序
互联模块即布线：可以优化逻辑资源时钟资源等功能之间的连接
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