微机原理与接口技术
2019-07-18 14:30:54 5 举报AI智能生成
微机原理与接口技术
作者其他创作
大纲/内容
期末回顾
第一章 微机基础
数值转换
冯诺依曼结构的组成和功能
指令
程序与语言
第二章 微处理器的功能结构
8086内部结构
EU
BIU
EU
BIU
外部总线包括数据线16位，地址线20位，寻址空间1M
框图
8086寄存器
各部分的功能
8086存储和IO组织
物理空间、逻辑空间和转换，端口
32位微处理器
内部结构
寄存器结构
工作模式
考点
CPU组成，主要寄存器功能（简答）
CPU组成
部件功能
物理地址计算
存储空间大小
典型标志位含义
第三章 指令系统与寻址方式
寻址方式
指令系统
书写格式
MOV AX, BUFFER == MOV AX, [BUFFER]
第五章
填空选择判断简答
总线周期
定义
总线周期是指CPU完成一次访问存储器（I/O端口）操作所需要的时间
最小模式读
T1
8086把地址放在地址/数据总线上
M/IO指明存储器访问存储器I/O访问
DT/R确定数据传送方向
T2
地址、/状态线S6-S3送出状态信号，决定段寄存器、IF状态、8086CPU是否出现在总线上。
AD15-AD0高阻状态，为传送数据做准备
/RD由高变低，开始读操作
/DEN变低电平，启动收发器8286，做好接受数据准备
T3
在T3前沿（下降沿）采样READY信号，若为低电平，则在T3之后插入等待状态TW
TW
存储器或外设没有准备好数据，不能在T3将数据放到总线上，是READY =0，知道数据准备好READY=1为止
T4
T4的前沿采样数据总线，得到读取数据。然后将所有总线信号变为无效，为下一次总线周期做准备
最小模式写
T1
基本和读周期相同，由于CPU要写，数据总线驱动器的方向控制器DT/R输出高电平，并一直维持到T4，以控制为发送数据方向
M/IO决定是存储器写还是IO写
AD15-AD0,A19/S7-A16/S3：确定20位地址
/BHE 选择奇地址存储器选择
ALE 地址锁存信号，以使地址/数据线分开
T2
S6-S3状态信号，决定段寄存器,IF状态、8086CPU是否连在总线上
/WR 由高电平变低电平，开始写操作
/DEN 变低电平，迪庆收发器，锁好发送数据的准备
S6-S3状态信号，决定段寄存器,IF状态、8086CPU是否连在总线上
T3
和读周期相同
T4
和读周期相同
时序含义
时序是指信号高低电平变化及相互间的时间顺序关系
总线空操作
中断响应周期
CPU中止现行程序转中断服务程序的这个过程
用两个总线周期
第一个：是AD15-AD0，BHE/S7，A19/S6-A16/S3 悬空
第二个：外设往数据总线上输送一个字节的中断类型号
每一响应周期的T1状态输出一个高电平脉冲作为地址锁存信号
中断和DMA
含义
中断传送
每传送一次数据，就中断一次
不适用大数据量传送
作用
综合
译码电路设计（课后作业）
74LS138译码器
子主题
74LS373锁存器
CLK上升沿锁存
/OC为0是有效，为1时高阻，表示锁存
IE为选通信号, 与写入有关
74LS245缓冲器
分成4组的两组
每组控制端连接在一起
控制的低电平有效
输出与输入同向
连接图
参与译码的信号
/IOR,/IOW，高位地址信号
OUT指令将是纵向/IOW信号有效
IN指令将是总线/IOR信号有效
两种译码方式
固定式
写死的，修改则需修改电路
与非门
译码器
可选式
可通过开关修改电路
比较器
跳接开关+门电路
实现途径
门电路译码
译码器译码
GAL,FPGA器件实现
编程题
数据传送
IN,OUT指令
只限于用累加器AL或AX与I/O端口实现数据传送
程序控制方式
1.无条件传送
数据输入接口
必须具有三态输出能力，以便与总线挂接
外设有数据保持能力-可用三态门实现
外设无数据保持能力-用三态输出的锁存器实现
数据输出接口
常用锁存器实现
2. 条件传送控制方式
1.查询状态
状态满足则传送数据
否则继续查询
中断方式
适用于多个外设及实时系统
DMA方式
用于高速的I/O及成组交换数据
工作过程
外围设备向DMA控制器发出DMA传送请求
DMA控制器向CPU发出的总线请求信号
CPU执行完现行总线周期后，想DMA控制器发出响应信号
CPU将CB,AB及DB让出，由DMA控制器进行控制
DMA控制器想外围设备发出DMA请求信号回答信号
进行DMA传送
DMA传送完毕，DMA控制撤销对CPU的总线请求，总线控制权还给CPU，恢复正常运行
第六章 存储器
填空、选择、判断、简答
多级体系结构
Cache 的基本原理
利用程序访问的局部性原理
计算
命中率
Cache命中次数与总访问主存次数的比率
平均访问时间
Cache访问时间和主存访问时间的加权平均
Ta = h* Tc + (1-h)*Tm, Tc为cache访问时间，h为命中率
存储系统访问效率e
e = Tc / Ta
综合
搭建大存储器
字位拓展
第七章 中断与定时
填空、选择、判断、简答
中断的基本概念和分类和工作流程
定时器的基本概念和工作方式
综合
中断的连接和初始化（两个端口，A0 = 0（ICW1，OCW2-3）A0 = 1(ICW2-4, OCW1）
编程
中断服务程序的编写（P7.3和P7.4例：主程序和中断服务程序，含取和设置中断指令、定时处理）
波形输出（计算初值、设置工作方式和初值）
第八章 常用接口技术
填空选择判断简答
8255工作模式
串行同步和异步模式
DMA 原理
A/D,D/A原理
综合（例题、课后作业）
异步串行波形图和时间计算（异步）
8255和8251的连接图和初始化等
8255、A/D，D/A，8259连接控制
编程（例题，课后作业）
8255应用和8251应用
第五章 微处理器外部特性与输入输出
5.1 处理器外部特性
5.1.1 8086 的引脚特性
管脚功能
AD15-AD0（双向，三态）
分时复用地址（ALE = 1）/ 数据总线（ALE = E）
A19/S6-A16/S3（输出，三态）
20位地址线的高4位或状态线S6-S3
BHE/S7（输出，三态，S7无实际意义）
BHE A0
00 16位总线
01 高8位
10 低8位
11 无效
S7，S6，S5，S4，S3
S7=1， S6Y=0
S5 = IF
S4S3
指示哪一个段正在被存取
00 附加段
01 堆栈段
10 代码段或无（I/O,INT）
11 数据段
M/IO 输出，三态
表示地址线用作存储器地址（A19-A0）,还是IP地址（A15-A0）
RD 输出，三态
读信号，低电平有效，读内存还是IO,取决于M/IO
WR 输出，三态
写信号，低电平有效
ALE 输出，三态
地址锁存使能信号。高电平表示地址数据总线上传送的是地址
地址锁存使能信号。高电平表示地址数据总线上传送的是地址
DT/R 输出，三态
数据发送/接收方向控制信号
DEN 输出，三态
数据使能信号，数据总线驱动器控制信号，双向驱动器74LS245
INTR 输入，三态
可屏蔽中断请求信号，当INTR=1且IF=1时，CPU准备进行中断服务。在当前指令执行完后INTA变为低电平以响应中断。IF=0，中断请求被屏蔽
INTA 输出，三态
中断响应信号
NMI 输入，三态
不可屏蔽中断信号。上升沿有效。CPU每条指令完成后检查该引脚，中断类型号2，灾难性事件
CLK 输入
主时钟信号
VCC
电源
GND
地线，0V
MN/MX 输入
工作模式选择信号
READY 输入
由存储器或IO设备产生，解决速度不匹配问题而设置的联络信号。哟用户在CPU总线周期中插入等待状态
RESET 输入
复位信号。高电平持续4个时钟周期以上才有效。有效时，CPU结束当前操作
TEST 输入
测试信号
HOLD（大模式：RQ/GT0）输入
总线请求信号，其他总线主设备使用总线时的请求信号
HLDA（大模式： RQ/GT1）输出
总线请求响应信号，高电平时响应请求
5.1.2 8086工作时序
存储器读总线周期
T1状态
8086把地址放在地址/数据总线上
M/IO和指明存储器访问或I/O访问
DT/R确定数据传送方向
存储器写总线周期
I/O写总线周期
I/O读总线周期
中断响应周期
总线请求及响应周期
5.1.3 两种模式下系统的典型连接
5.2 I/O接口概述
5.3 处理器与外设的数据传送方式
第七章 中断与定时技术
7.1 中断的概念
7.1.1 中断
软中断
指令激活
INT INTO
硬中断
具有随机性，改变程序的执行顺序
中断请求
响应中断，读中断类型号
压栈
查中断向量表，转入中断服务程序
中断服务完成I/O
出栈
80286之后处理器将中断分为外部中断和内部异常
7.1.2 中断源及中断源识别
中断源
内部中断源
指令中断
出错中断
调试中断
外部中断源
可屏蔽中断
CPU通过状态位决定是否响应
非屏蔽中断
CPU必须要响应
8086/8088两条中断输入信号线
NMI: 不可屏蔽中断的输入
INTR: 可屏蔽中断输入
中断识别
CPU管理多个中断源时，在收到中断源发出的中断请求后，需判断是哪一个中断源提出的中断请求，以便对它进行服务
识别方法
查询中断法
向量中断法
中断向量表
中断向量表的修改
直接修改中断向量表
利用DOS调用修改中断向量表
取原中断向量入口地址 MOV AX, 35xxH
ES:BX = 入口地址
置中断向量入口地址 MOV AX, 25xxH
DS:DX=入口地址
7.1.3 中断优先级
按优先级排队
按轮询排队
7.1.4 中断嵌套
单级中断方式
中断嵌套方式
7.1.5 中断处理过程
中断请求
优先级判别
中断响应
保存现场
中断服务
恢复现场
中断返回
7.2 8086的中断系统
7.2.1 8086中断类型
外部中断（硬中断）
不可屏蔽中断NMI
默认中断类型号02H
协处理器出错
系统RAM奇偶校验错
I/O通道校验错
允许NMI请求被屏蔽
复位后或向A0H端口写00H，禁止NMI请求
向A0H端口写80H，允许NMI请求
可屏蔽中断INTR
响应条件
当前指令执行完毕
IF=1
INTR信号有效
内部中断（软中断）不可屏蔽
除法错中断
商超出能表示的最大值
0号中断
溢出错中断
OF=1，执行INTO指令
4号中断
指令中断
INT 3H
断电中断
单步中断
TF = 1
1号中断
7.2.2 中断类型表
7.2.3 8086 中断响应过程
7.3 可编程中断控制器8259A
7.3.1 8259A的内部结构及引脚
CS and WR must be decoded.
WR（In）
RD（In）
INT（Out）
中断请求线
INTA（In）
中断应答线
A0
用作芯片内的端口地址指示
CS
片选信号线。用于使能8259A芯片
SP/EN（In/Out）
从方式编程（1标识主方式，0标识从方式 ）/使能缓冲器
CAS2~CAS0(In/Out)
级联信号线。主片为输出，从片为输入
中断请求寄存器IRR
存放外部中断发出的中断请求信号，Di为1表示IRi引脚有中断请求。具有锁存功能
正在服务寄存器（ISR）
存放正在被服务中的中断请求信号。Di为1表示IRi中断正在服务中。中断嵌套时，有多个比特同时被置“1”
中断屏蔽寄存器（IMR）
“0”允许中断，“1”屏蔽中断
优先权分析器（PR）
把IRR中的内容与ISR的内容进行比较，响应优先级高的中断
数据总线缓冲器
三态双向8位缓冲器作为与系统总线的接口
读/写控制逻辑
级联缓冲器/比较器
7.3.2 8259A的工作方式
中断响应过程说明
第一个INTA
CPU封锁总线
第二个INTA
总线解锁
ISR的复位在自动结束/非自动结束时是不一样的
非自动结束时，需要发出EOI
优先级管理方式
全嵌套方式（固定优先级）
单片，不能响应同级
特殊全嵌套方式
适用于级联方式，支持同级优先级的中断嵌套
优先级自动循环方式
优先级轮流发送变化
中断屏蔽方式
普通屏蔽方式
设置操作命令字OCW1使屏蔽寄存器的一位或几位为1就可以屏蔽对应输入
特殊屏蔽方式
把当前正在处理的中断所对应的中断屏蔽位和ISR位都置为0，允许相应低优先级的中断请求
中断嵌套方式
中断结束方式
自动结束方式
第二个中断响应信号INTA送到后，自动清除ISR
不会发生同级中断或低级中断中断高级中断的情况
一般用于单片
一般结束方式
中断服务程序发送中断结束命令EOI，清除ISR的最高非零位
适用于全嵌套方式
特殊结束方式（指定中断结束方式）
传送一个特殊的EOI，用于清除ISR指定位置，要清除的ISR位在OCW2中指明
非全嵌套方式
总线连接方式
非缓冲方式
总线驱动器起缓冲和隔离作用
多用于片数较少的系统中
SP/EN用于确定主片和从片
缓冲方式
通过总线驱动器与系统数据总线相连
多用户多片级联的大系统中
SP/EN作输出
7.3.3 8259A的编程
命令字
初始化命令字
芯片控制ICW1
完成触发方式设置及级联方式设置的功能
ICW1规定写入偶地址端口，即A0=0的端口
D4必须设为1，标志位
LTIM
1：电平触发
0：边沿触发
ADI
1：16位机中无效
0：地址间距为8
SINGL
1：单片使用
0：级联使用
IC4
1：需要ICW4
0：不需要ICW4
中断类型号ICW2
中断类型的高5位用户通过编程确定
低三位由内部电路自动产生
规定写入奇地址端口，即A0 = 1的端口
级联方式ICW3
只在级联方式下使用
A0 = 1
主片
Si = 0: IRi 上没有接从片
Si=1: IRi 接了从片
从片
最后三位ID2~ID0表示该从片是从主片的那一个IR端接入的
特殊完全嵌套、缓冲器方式ICW4
完成结束中断方式、缓冲模式和嵌套模式的设置功能
D4(SFNM)
1：特殊完全嵌套模式
0：完全嵌套模式
D3(BUF)D2(M/S^)
0X：非缓冲方式
10：缓冲模式，从片
11：缓冲模式，主片
D1(AEOI)
1：自动结束中断
0：普通结束中断
D0（μPM）
1:8086/8088模式
0:8位机模式
操作命令字
中断屏蔽字OCW1
完成中断屏蔽IR0-7的设置功能，可读可写
A0=1
Mi = 1
屏蔽由IRi引入的中断请求
Mi =0
允许
中断结束方式OCW2
完成非自动中断结束方式、中断排队方式的设置功能
A0=0
R
1：优先级循环方式
0：固定优先级方式
R SL EOI
001：不指定EOI命令
完全嵌套方式
EOI后复位优先级最高的位
011：指定EOI命令
优先级被打乱后
EOI必须指定要复位的位
101：不指定EOI命令轮换命令
100：自动EOI的轮换置位命令
000：自动EOI的轮换复位命令
111：指定EOI命令轮换命令
110：直接置优先级轮换命令
010：无效
L2L1L0
SL=1时才有效
D4D3 = 00 特征位
中断查询OCW3
完成IR 和ISR寄存器、状态字查询，特殊屏蔽方式设置的功能
A0 = 0
D6(ESMM)D5(SMM)
0X：无效
10：清特殊屏蔽方式
11：置特殊屏蔽方式
D4D3 =01 特征位
D2(P)
1：查询8259状态
0：不查询
D1（RR）D0(RIS)
0X：无效
10：下次RD有效，读IRR寄存器
11：下次RD有效，读ISR寄存器
查询（状态）字
A0=0
D7(I)
0：无中断
1：有中断
W2W1W0
申请服务的优先级编码
功能
优先级排队管理
完全嵌套
循环优先级
特殊完全嵌套方式
接受和扩充外部设备的中断请求
一片可管理8级中断
级联可扩展至8片，最多管理64个中断源
提供中断类型号
中断请求的允许与屏蔽
7.4 8259A应用举例
7.5 硬件中断服务程序的编写
向中断控制器8259发送中断结束命令EOI
MOV AL, 20H
OUT 20H, AL
OUT 20H, AL
7.6 定时与技术技术
7.6.1 可编程定时/计数器8253/8254
具有3个独立的16位定时/计数器（T/C）
可按二、十进制计数
有6种不同的工作方式
每个计数器最高频率10MHz
定时时间长短由软件设置、软或硬件启动
有读回状态功能
面向CPU的信号线
D0~D7
RD
WR
CS
A0，A1
占有4个I/O端口
面向I/O的信号线
CLK
GATE
门控信号，“0”禁止计数器工作
OUT
计数器输出，表示定时或计数已到
数据总线缓冲器
读/写控制电路
A1，A0
00 计数器0
01 计数器1
10 计算器2
11 控制寄存器
控制命令寄存器
存放CPU送来的控制字
计数器
芯片内部有3个独立，完全相同的计数器
16位计数初值寄存器CR
16位计数单元CE
16位当前计数值锁存器OL
7.6.2 8253/8254工作方式
方式0-计数结束中断
由软件启动、不能自动重复，负脉冲宽度不可控
写入出之后，在下一个CLK的上下沿后，开始计时
计数为0后，输出1
初值单次有效
方式1-可编程单稳触发器
由硬件启动、不自动重复，负脉冲宽度可控
初值多次有效
GATE的上升沿后，在下一个CLK的上下沿后开始计时，OUT输出0
计数为0后，输出1
方式2-频率发生器
自动重复
写入控制字后，OUT输出,
写入初值后，下一个CLK的上下沿后开始计时
GATE的上升沿重置计数初值
计数到1后，OUT输出一个为CLK宽度的负脉冲，然后自动将计数初值寄存器的内容加载到CE
方式3-方波发生器
自动重复
输出一半高电平，一半低电平的方波
写入控制字后，OUT输出1
写入初值后，下一个CLK的上下沿后，开始计时，（奇数初值减1）
GATE的上升沿重置计数初值
每次减2
初值为偶数，占空比1比1，奇数(n+1)/2:(n-1)/2
方式4-软件触发的选通信号
略
方式5-硬件触发的选通信号
略
略
扩展计时/计数范围
把多个计数通断串联起来
7.6.3 8259/8254编程
控制字格式
SC1 SC0 RW1 RW0 M2 M1 M0 BCD
读操作
简单读
计数器锁存
7.6.4 8253/8254的应用
第八章 常用接口技术
8.1 可编程并行接口
可编程并口8255
串行传送的特点
把数据按二进制一位一位顺序传送
传输线少，远距离
数据信息和控制信息在同一条线上传输
约定传输的波特率
抗干扰能力强
数据传送方式
单工
版双工
全双工
信号调制与解调
幅移键控ASK
FSK
PSK
传输速率单位
比特率
波特率
比特率 = 波特率 * log2N
收/发时钟与波特率因子
同步
为提高抗干扰能力，多个时钟调制
异步通信
特点
字符为单位
字符间异步，字符内部同步
收发使用不同的时钟，允许存在偏差
成本低，速率不高
无数据传送时，高电平
数据格式
1个起始位
低位先送
5-8位数据位
0-1位奇偶校验
1，1.5,2停止位
特点
极性相反
可靠性高
同步通信
数据块为单位
相同时钟，完全同步
传输效率高
需要界定符
无数据传送时，传送同步字符
不适用起始位，停止位
硬件开销大，技术复杂
分类
面向字符
面向比特
任意位bit
分类2
内同步
单同步
双同步
外同步
数据格式
面向字符
10个特殊字符作为控制字符
DLE为转义字符
面向比特
比特填充技术
串行接口标准
RS-232C标准
22根控制信号线
3-9根
9针或25针的D心头
RS-422
略
8.2.3 可编程串口8251
典型接口芯片
通用同步/异步接收发送器
基本性能
同步或异步
自动插入同步字符
波特率影子 1,16,64
子主题
数据总线缓冲器
8位三态双向缓冲区
读写控制逻辑
对CS,RD,WR,C/D译码
调制解调器控制
远距离
近距离
发送器
发送缓冲器+发送以为寄存器+发送控制电路
异步方式
同步方式
自动补齐同步字符
接收器
接受缓冲器+接受以为寄存器+接受控制电路
异步方式
同步方式
面向CPU的连接信号
C/D
高电平访问控制，低电平访问数据寄存器
状态信号
时钟信号
面向调制器的接口信号
内部逻辑
子主题
命令字和状态字
方式命令字
工作命令字
状态字
数模，模数转换
8.4.1 模拟输入输出系统
数据采集与过程控制
8.4.2 转换接口
重温：运算放大器
D/A转换原理
二进制加权电阻网络
缺：电阻范围太宽，不利于集成
R-2R电阻网络（T型电阻网络）
D/A转换器的主要参数
分辨率
位数越高分辨率越高
最小位当量LSB
精度
线性误差
输出到理想输出的偏差
建立时间
输入缓冲能力
l输入数据宽度
输入码制
。。。
D/A芯片构成
有输入锁存器的D/A芯片
DAC0832
工作方式
双缓冲
单缓冲或直通
内部构造
外部接口
片内无锁存的12位D/A芯片
片内有锁存的12位DAC1210
两级锁存
DMA技术
8237A DMA控制器
特点
具有4个独立的DMA通道，每个通道均有64KB寻址与计数能力
具有级联功能
具有存储器到存储器的传送功能
每个通道有3种数据传送方式
每个通道具有不同的优先权
DMA请求可由硬件或软件产生
能完成4种类型操作
DMA读操作
DMA写操作
DMA校验操作
响应DMA请求，发出DACK信号，地址信号等，不发出读写信号等控制信号
存储器到存储器的传送
通道0和通道1协同
通道0用于源数据块
通道1用于目的数据块
每传送一个字节需用8个时钟周期
前四个周期用通道0地址寄存器的地址从源数据块读数据到8237A的暂存寄存器
后四个周期用通道1地址寄存器的地址把暂存寄存器中的数据写入目的数据块
通道1的当前字节计数器减到FFFFH时，EOP有效
源地址也可保持不变，完成对目的数据块置特定值的功能
两种工作状态
主动态
占用3总线，，成为系统的主控设备。对存储器或IO进行读写控制
被动态
作为挂在总线上的IO设备，有CPU对其进行控制。上电或复位是，DMAC自动处于被动态
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