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10进制异步流程图--VHDL

2018-04-09 09:59:13 53 举报
10进制异步流程图-VHDL程序
VHDL
作者其他创作
大纲/内容
计数开始（时钟信号）
是否个位等于9
开始
否
是
十位=0个位=0进位=0
十位加1
是否复位（清零）
个位加1
十位=0个位=0进位=1
结束
是否十位等于5
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