组成原理
2020-07-06 10:04:56 0 举报AI智能生成
组成原理复习
作者其他创作
大纲/内容
存储器与存储系统
存储器概述
存储信息
存储器分类
存储介质
半导体
体积小、功耗低、速度快
磁表面
成本低、数据保存时间长
光盘
存储量大、盘片易更换、速度慢
存取方式
随机存储器RAMRandom Access Memory
主存、高速缓冲存储器
只读存储器ROMRead Only Memory
存放固化信息
顺序访问存储器SAMSequential Access Memory
串行访问存储器
直接存取存储器DAMDirect Access Memory
磁盘存储器
速度慢、成本低、容量大
保存时间
易失性
RAM
DRAM
非易失性
ROM
作用分类
主存储器
随机存储器
静态随机存储器SRAM
动态随机存储器DRAM
只读存储器
掩膜只读存储器MROM
可编程只读存储器PROM
可擦除可编程只读存储器EPROM
电可擦除可编程只读存储器EEPROM
快擦存储器Flash Memory
高速缓冲存储器
辅助存储器
磁盘
磁带
性能指标
存储容量
可容纳二进制位的数量
存取时间
从接收命令到读出或写入所需的访问时间
存取周期
连续两次读或写操作之间的最小间隔时间
存储带宽
单位时间内存取的数据量
可靠性
平均无故障时间MTBF
性价比
即内存存放CPU执行时所需的指令和数据
基本结构
组成
存储体
数据和信息载体
译码驱动电路、读写电路、MAR、MDR
随机存取存储器RAM
SRAM
速度快、功耗高、集成度低
成本低、集成度高、速度慢
DRAM刷新
依靠电容的电荷实现存储
集中式刷新
在一段时间内集中安排一段连续时间专门用来刷新
刷新过程无法对存储器进行读写操作
分散式刷新
每次刷新操作分散的安排在各个读写周期内
将读写周期延长了一倍，降低效率，消除了死时间
异步刷新
结合以上两种形式
RAM举例
Intel 2114
Intel 2164
只读存储器ROM
结构简单，集成度高，造价低，功耗小，可靠性高掉电后数据不丢失，读出无破坏性
MROM
PROM
EPROM
EEPROM
Flash Memory
电可擦，高密度快擦除，系统编程，非易失
NOR
有独立地址线和数据线
NAND
地址线和数据线共用I/O线
ROM举例
Intel 2716
Samsung K9F1G08U0D
存储系统层次结构
速度容量价格
内存储器
寄存器
由触发器构成的小型存储空间
高速缓冲存储器Cache
介于CPU和主存之间容量较小但速度接近CPU的存储器
主存 —— Cache层次结构
解决主存CPU速度不匹配
主存 —— 外存层次结构
解决容量问题
虚拟存储
主存储器与CPU连接
主存与CPU连接方法
选择合适的存储芯片
地址线连接
数据线连接
控制线连接
片选线连接
存储容量扩展
位扩展
把用位数较少的多片存储器（ROM 或 RAM）组合成位数更多的存储器的扩展方法
在字数够用而每个字的位数不能够用的情况下使用
需要用多片芯片扩展字长的位数
地址线和控制线公用
字扩展
用多片位宽相同的存储器（ROM或RAM）芯片扩展包含更多存储器的过程
字扩展只扩展芯片的容量
同时扩展
芯片字位均不达标
先位扩展后字扩展
Cache工作原理
Cache命中未命中
命中
主存调入缓存
主存与缓存建立关系
未命中
主存未调用缓存
Cache —— 主存系统性能指标
Cache命中率
CPU 欲访问的信息在 Cache 中的比率
CPU在Cache中获取信息次数与其访问主存和Cache总次数的比率
平均访问时间
命中率*命中访问时间+未命中率*未命中访问时间
访问效率
平均访问时间与命中访问时间的比率
Cache存储空间组织
Cache基本结构
Cache读写
Cache —— 主存地址映射
直接映射
将每个主存块按固定对应关系映射到可用Cache块
全相联映射
主存每一字块可映射到Cache中任一字块中
组相联映射
每一主存块可以映射到K组中相对应组内的任一块
Cache改进
多级Cache
分立Cache
并行存储器
双端口存储器
多体交叉并行存储器
高位
相当于串行
低位
相当于并行
虚拟存储器与辅助存储器
虚拟存储器
期中
补码减法
源码移位乘法
存储器字位扩展
比特率波特率
I/O系统
I/O概述
I/O功能与组成
I/O功能
实现主从设备间数据输入输出
I/O组成
软件
通用型I/O指令
专用型I/O指令
硬件
I/O系统与主机联系
与主机连接
编址寻址
统一编址
将I/O地址看作内存地址一部分
内存映射I/O技术
CPU可以使用访问内存的指令访问I/O设备
减少了内存容量
独立编址
编址空间与内存编址空间独立
并行串行传送方式
并行
某一时刻多位信息同时传输
数据传输率高，线路多，成本高
串行
某一时刻只传送一位信息
传输较慢，成本低
主机与I/O联络方式
立即响应
立即响应无任何联络过程
异步应答
通过应答方式的联络信号告知获取对方状态信号
同步时标
数据交换过程中速度完全同步
控制方式
程序查询
CPU定时或循环的执行查询程序获取I/O状态
程序中断
I/O主动发出请求通知CPUCPU接到请求停止当前主程序转入中断服务子程序运行以实现与I/O数据交换
DMA
直接内存访问
通道与I/O处理机
CPU下放控制权到其中由其完成数据交换
I/O设备举例
I/O接口
功能
设备寻址
数据传送
命令传送
状态反馈
类型
通用性
可编程性
程序查询方式
工作原理与流程
工作原理
通过对相关状态位查询判断I/O是否准备就绪
程序流程
接口电路
程序查询工作方式举例
程序中断方式
中断原理
工作过程
中断请求
中断判优
中断响应
条件
开中断状态
中断允许触发器EINT
响应中断的时间
中断向量
中断服务程序入口地址
中断服务
中断返回
DMA方式
DMA完全接管对总线的控制权数据交换直接在I/O和主存之间进行
DMA与主存共享访存
DMA下数据传送过程
预处理
有CPU参与
无CPU参与
后处理
适用情况
数据传输率高的设备与主存之间批量数据传输
DMA与程序中断性能比较
指令系统
概述
指令与指令系统
指令
要求计算机完成某个基本操作的命令
一组完整描述该CPU的指令
描述语言
机器语言
用0、1码描述的指令系统
汇编语言
一种符号语言，低级语言
汇编语法
指令格式
指令组成
操作码字段 + 地址码字段
操作码字段
表示指令操作特性与功能
地址码字段
指定参与操作的操作数地址
地址码字段格式
三地址
OP+A1+A2+A3
OP为操作码
A1操作数1地址
对A1A2操作结果给A3
二地址
OP+A1+A2
一地址
OP+A
零地址
OP
操作码字段格式
指令寻址方式
顺序方式
采用PC增量形成下一条指令地址
跳跃方式
根据指令转移目标地址修改PC内容
操作数寻址方式
立即寻址
指令地址码部分给出的是操作数本身
直接寻址
地址码字段直接指出操作数真实地址
间接寻址
地址码部分给出操作数有效地址所在存储单元地址
寄存器寻址
有效地址是某一通用寄存器编号
寄存器间接寻址
指定的寄存器中内容是操作数的有效地址
基址寄存器寻址
基址寄存器
指令中被引用的寄存器
有效地址=基址寄存器+形式地址
变址寻址
有效地址=变址寄存器+形式地址
相对寻址
有效地址=程序计数器+形式地址
堆栈寻址
隐含寻址
复合寻址
类型和功能
典型格式实例
RISC计算机系统
RISC
精简指令系统计算机
CISC
复杂指令系统计算机
RISC CISC比较
CISC复杂庞大，RISC简单精简
CISC指令多，RISC指令少
CISC不限制访存，RISC只有Load/Store可访存
RISC可以采用指令流水
CISC微程序控制，RISC组合逻辑控制
CPU结构和功能
CPU功能和组成
CPU功能
取指令
分析指令
执行指令
结构
运算器
控制器
中断系统
总线接口
内部数据通路
外部数据通路
主要性能指标
CPU扩展指令集
内核和I/O工作电压
制造工艺
指令集
CISC指令集
复杂指令集
超流水线与超标量
时序系统与控制方式
时序系统
指令周期
CPU取并执行一条指令所需全部时间
指令周期数据流
取指周期
PC -> MAR
CU -> Read
MAR -> MDR
MDR -> IR
PC+1
间址周期
MDR -> MAR
存储器 -> MDR
节拍
工作脉冲
多级时序系统
节拍电位和工作脉冲的时间配合
同步
异步
基本过程
将指令从主存取出来送至指令寄存器中
PC->MAR->AB（Address Bus)CU->CB（Control Bus）->主存发出读命令主存->DB（Data Bus）->MDRMDR->IRPC递增
分析取数
执行
中断
处理器暂停执行现在的程序转而处理随机事件处理完成后返回被中断的程序继续执行
优点
实现实时处理
实现分时操作
进行故障处理
待机状态唤醒
中断源
能够引发处理器中断的信息源
中断信号
中断入口地址
中断优先级和嵌套
中断服务程序入口地址寻找
中断处理
保护现场和恢复现场
中断屏蔽
流水线技术
原理
流水线Pipelining
控制程序和数据输入和结果输出
对异常情况和某些请求处理
指令部件
指令计数器
程序计数器PC
指令寄存器IR
指令译码器ID
地址部件
时序电路
操作命令生成电路
组合逻辑控制器
微程序控制器
基本思想
通过对指令周期分析可以预先将每条指令在各个周期需要发出的操作信号用二进制序列编排好存放在指定的存储器中指令执行时依次读取各个信号序列得到控制信号
核心
用于存储操作信号的存储器
控制存储器（控存）
微指令
同一个机器周期内所需发出的各个微命令编排成的二进制序列
指令周期对应多个机器周期
每个机器周期对应一个微指令
微程序对应微指令序列
相关术语
微程序
机器指令
组合逻辑控制器与微程序控制器比较
组成原理
计算机基本组成
计算机系统
软件和硬件
基本硬件组成
存储器
输入
输出
算术逻辑单元ALUAlgorithm and Logic Unit
算术逻辑运算
暂存数据
状态标记
移位控制电路
累加器ACC
乘商寄存器MQ
通用寄存器X
CPU
构成
程序计数器PCProgram Country
存放将要执行的指令地址
决定指令执行顺序，程序执行顺序
指令寄存器IRInstruction Register
存放当前已取出的指令
二进制串存储
操作码
操作数地址
控制单元CUControl Unit
分析当前指令需要完成的操作发出信号控制协调各部件工作
存储程序和数据
许多存储单元
若干存储元
放一个二进制位
存储地址寄存器MARMemory Address Register
存储存储单元的地址
驱动译码电路及驱动电路打开存储单元的通道对存储单元读写
地址译码电路
本质是译码器
组合逻辑电路
MAR
打开该地址对应的存储单元
驱动电路
对译码器输出信号放大
读写控制电路
控制读取还是写入
存储器数据寄存器MDRMemory Data Register
暂存从存储器读出或者向存储器写入的信息
和存储器每个存储单元连通，和外部数据总线相连
作用
存放将要执行的程序
程序运行时需要的数据
I/O
外设通过I/O接口与主机交换信息
总线
各部件连接方式
现代计算机通过总线连接
总线是各个部件连接的传输线
分类
并行/串行
同时传输多个二进制位数据
总线宽度
同时传输数据位数即传输数据线条数
某一时刻只能传输一个二进制位
单条只能单方向一位数据传输
片内/系统/通信
片内
一个芯片内部的总线
系统
CPU、主存储器、各个I/O接口之间
数据
传输数据
基本为并行
地址
传输存储单元或I/O接口地址
单向传输
位数与存储器存储单元个数或I/O接口端口有关
控制
传输控制信号
CPU发出控制命令道存储器或者外设控制部件操作
存储器或者外设发送到CPU传输状态
通信
计算机系统与计算机系统或其他系统之间的通信
单总线
CPU、主存储器、I/O连接在一组总线上
结构简单
容易发生总线竞争
多总线
不止有一条总线
双总线
三总线
CPU和主存一条I/O和CPU一条存储器和I/O一条DMA
DMA直接存储器访问Direct Memory Access
允许存储器和I/O不通过CPU传输数据
允许各个总线同时传输
但没有多体并行能力
同时访问一个I/O设备也会发生竞争
存储器同时允许一个设备访问
串行链接
BS总线忙、BR总线请求、BG总线同意
申请过程
所有功能部件经过一条公共总线请求信号向总线控制器发出使用总线请求
控制器收到申请后，检查总线忙信号只有空闲状态时，总线控制器才响应申请
若空闲，则控制器送出总线允许信号串行通过每个部件
未发请求的接受到信号向后传送发出请求的接收后停止传送
获得使用权后，建立总线忙并去除请求
在查询链中，离控制器最近的有最高优先级
总线裁决算法简单，分配线数少
与挂接的部件数量无关，易于扩充设备
缺点
高优先级的若频繁使用总线，低优先级的可能很久不能响应
对电路故障敏感，其中一个故障后面的都不能工作
定时查询
在总线控制器中设置一个查询计数器
控制器收到申请
计数器开始计数
如果申请部件编号与计数器一致则计数器停止计数，该部件获得使用权
使用完毕后，撤销忙信号
若还有请求，则通过计数器轮流查询
优先级由计数器每次的初始值控制
不会因为某一部件故障影响其他部件使用，可靠性高
查询线数目限制了可挂部件数目，扩充性差
控制复杂，总线分配速度取决于计数信号频率和部件数
独立请求
总线请求线BRi和总线授权线BGi
每个部件各自有一对请求和允许线
传送请求信号到总线
若空闲，则控制器按某种算法裁决确定响应哪个部件请求
返回允许信号
分配速度快
优先级控制灵活
控制线数量多
复杂性高
周期及通信方式
总线周期
CPU通过总线对其外部存储器或I/O接口进行一次访问的所需时间
时钟信号CLK
为部件提供基准时间
为通信双方提供同步信号
由时钟发生器产生的脉冲信号
时钟频率
每秒能够产生多少个脉冲信号
时钟周期
频率的倒数
CPU和存储器不一定工作在同一个信号下
假设一个总线周期包含4个时钟周期
T1节拍
输出存储器地址或I/O地址
T2节拍
输出控制信号
T3节拍
总线操作持续，并检测READY决定是否延长时序
T4节拍
完成数据传输
通信方式
同步通信
通信双方由一个统一的时钟信号控制数据传送
所有动作要在规定时间内完成
T1 主模块发出地址
T2 主模块发出读命令
T3 从模块提供数据
T4 主模块撤销命令，从模块撤销数据
高传输速率
控制逻辑简单
短则不能及时进行有效性检验
长则降低速率
适用于总线较短，各部件存取时间接近
传输率 = 宽度 * （时钟频率 / 传输周期）
异步通信
采用应答或握手方式通信
建立在应答式或互锁机制上
主模块向从模块发出信号从模块收到信号开始动作反馈给主模块应答的信号主模块接到应答开始动作
不需要统一的公共时钟信号
周期长度可变
允许快速和慢速的部件接到同一总线
能实现有效性检验
复杂性和成本增加
不互锁
过程
一个模块向另一个模块发送一个通信信号
信号持续一段确定时间视为对方收到
并撤销信号
不等待应答
对方可能未必收到，造成通信失败
半互锁
主模块发出请求
信号持续到主模块收到从模块的应答
主模块撤销请求
从模块发给主模块应答采用不互锁方式
主模块信号互锁，从模块应答不互锁
全互锁
直到收到从模块应答才撤销请求
从模块发出应答
直到主模块撤销请求再撤销应答
起止式异步协议
一个一个字符的传输
传送一个字符总是以起始位开始，停止位结束
字符间有固定时间间隔
串行帧结构
异步串行通信数据传送速率
波特率
一秒钟通过异步串行总线传输的总的二进制位数
比特率
一秒中传输数据位的位数
半同步通信
微型计算机整机系统
主板
芯片组
北桥
南桥
CPU插座
扩展插槽
主要接口
硬盘
COM串口
PS/2
USB
LPT并口
BIOS芯片
CMOS RAM芯片
显示器
电源
计算机工作过程
冯·诺依曼构想
五部分构成
二进制
按地址访问
操作码和地址构成指令
存储器中按顺序存放指令，顺序执行
模拟计算机系统
格式
6位操作码+10位操作数地址
LDA 数据载入ACC
STA 保存ACC到存储器单元
ADD 和ACC内容相加保存到ACC
MUL 和ACC内容相乘保存到ACC
OUT 把该地址的存储单元内容输出到显示框
END 程序结束
JMP 跳转
SUB 和ACC相减保存到ACC
OR 和ACC相或保存到ACC
AND 和ACC相与保存到ACC
DIV 和ACC相除保存到ACC
CALL 调用指令
RTN 调用返回
PUSHA 将ACC压入堆栈
PUSHX 将X寄存器内容压入堆栈
POPA 将栈顶弹出到ACC
POPX 将栈顶弹出到X
INCA ACC++
DECA ACC--
SHRA ACC右移
SHLA ACC左移
INCX X++
DECX X--
SHRX X右移
SHLX X左移
使用方法
使用计算机解决实际问题过程
利用计算机解决问题举例
计算机硬件性能指标
机器字长
计算机进行一次整数运算能处理的二进制位数
反映了计算机能进行多少位二进制数的并行运算
运算速度
主频
CPU工作的时钟频率
CPI
每条指令从取指令到执行完毕需要的时钟周期
MIPS
每秒平均执行多少百万条指令
MIPS = 主频 /（平均CPI*10^6）
指令流水
流水线
FLOPS
浮点运算能力
FPU浮点处理单元
存储器容量与读写速度
存储器能保存的二进制代码总数
存储器容量 = 存储单元数量 * 存储字长
存储器芯片
存储单元个数 = 2^地址位数
存储单元字长 = 数据线引脚个数
读写速度
用存取时间或存取周期表示
带宽
表示单位时间内存储器存取的字节数或者位数
提高带宽
缩短周期
增加一次存取的位数即字长
多体并行
存储器带宽和总线带宽要匹配
现代存储器（内存条）
SDRAM 同步动态随机存储器
DDR SDRAM 双通道同步动态随机存储器
DDR2 SDRAM 双通道两次同步动态随机存储器
DDR3 SDRAM 双通道三次同步动态随机存储器
DDR4 SDRAM
缓存容量
为解决CPU和存储器速度不匹配问题
I/O传输速率
数据在计算机中的表示和计算
数值型数据表示
进位计数制
概念
数码
用不同数字符号表示一种数制的数值
基数
数制所用的数码的个数
位权
一个数码在不同数位上所表示的数值是不同的
常用进位计数制
二转十
十转二
整数：除二取余，逆序排列
小数：乘二取整，顺序排列
八进制
二转八
从小数点开始分别向左或向右每三位一组，转换成八进制的一个数字
不足三位补0
八转二
从小数点开始分别向左向右每一位分成一组对应二进制的三位
十六进制
BCD码
把十进制每一位分别写成二进制形式编码
8421BCD
每个数字四位二进制码
多余状态码为非法码
无符号数
整个机器字长的全部二进制位均表示数值位
有符号数
真值与机器数
真值是面向人的实际值
一个数在机器中的表示形式称为机器数
特点
机器数位二进制形式，包括一位符号位
小数点不直接出现
机器数使用时需要明确采用的位数
原码表示
最高位为符号位
0正1负
数值部分与真值绝对值相同
纯小数其整数部分作符号位
简单易懂，转换方便
不便于机器运算
补码表示
概念作用
在有模运算中，一个负数用其补码代替，将得到同样正确的运算结果
计算机中运算受字长限制，都是有模运算，溢出部分即模（mod），会自动舍去模，只保留小于模的部分
正数对模的补码是正数本身
负数对模的补码为 模+该负数
A-B可以看作A+（-B）A+B = 模
负数的绝对值和它的补码的绝对值和等于模
定义
负整数补码
获得原码
除符号位以外
按位取反
末位加1
补码求原码
除符号位外
反码表示
通常用作由原码求补码或补码求原码的中间结果
正数是本身
负数 符号位不变其他按位取反
移码表示
以纯整数为例，X的移码等于真值加上一个2^n（n为整数真值的位数）
补码符号位取反为移码
定点数与浮点数
定点数
小数点位置固定不变的数
定点整数
纯整数，小数点在最低有效数值位之后
定点小数
纯小数，小数点在最高有效数值位之前
分辨率
定点小数能表示的最小值
绝对值小于此值当0处理
运算实现容易
硬件结构简单
数据范围小
运算精度不高
范围
原码
整数
-(2^(n-1) - 1) ~ +(2^(n-1) - 1)
小数
-(1 - 2^(-n+1)) ~ +(1 - 2^(-n+1))
1.111 ~ 0.111
反码
补码
-2^(n-1) ~ +(2^(n-1) - 1)
-1 ~ +(1 - 2^(-n+1))
1.000 ~ 0.111
浮点数
小数点位置可以浮动的数
科学记数法表示
阶符 阶码 数符 尾数
阶符和阶码反映表示范围和小数点位置
尾数是小数
尾数位数反映了浮点数的精度
数符代表浮点数正负
规格化的目的
提高运算精度
保证唯一性
IEEE 754标准
规格化
最高位为1，即1.~
数符 + 阶码（含阶符） + 尾数
短实数（32位）
符号位1位
原阶码+7FH
尾数23位
补充
整数表示
术语参考
无符号数编码
例子
无符号数编码唯一函数B2U是个双射
双射
补码编码
字的最高有效位解释为负权(Negative Weight)
补码编码唯一函数B2T是个双射
反码和原码
数值型数据运算
定点加减
补码加减
[A+B]补=[A]补 + [B]补[A-B]补 = [A+(-b)]补 =[A]补 +[-B]补
可能会出现溢出
溢出判断
运算结果超出机器数能表示的范围
判断一
同时满足
加法器中实际参加加法运算的两个补码符号位相同
加法器输出结果与这两个操作数符号不同
判断二
当符号位和最高有效数值位中只有一个产生进位另一个没产生进位结果溢出
判断三
变形补码
需要补码格外的一个符号位
双符号位
变形补码加法结果的两位符号位不等则溢出
定点乘法
符号位
同号为正，异号为负
原码移位乘法
将乘数和被乘数符号位取异或
设部分积为0
以乘数的最低位作为判别位
若判别位为1，则部分积加上被乘数，结果右移一位
若判别位为0，则部分积加0，结果右移一位
乘数右移一位
重复上面步骤，得到部分积的结果，为乘法结果的绝对值
将符号位和绝对值组合得到结果
定点除法
恢复余数法
加减交替法
浮点加减
对阶
将小数点对齐
阶码小的调整
尾数加减
同定点加减
左规
无溢出，最高数值位表明尾数不符合要求
尾数左移一位阶码--直到符合规格化形式
右规
溢出
尾数右移一位阶码++
舍入
提高尾数精度
截去
不考虑右移操作丢掉的数据，直接丢弃
恒置1
不考虑右移丢掉的数据，直接将右移后末位置1
0舍1入
尾数右移时，移去的最高位为0，则舍去为1，新尾数末位加1
浮点乘除
字符表示
ASCII
Unicode
汉字编码
输入码
机内码
交换码
字形码
其他常用数据信息编码
声音
MIDI
WAVE
MP3
图像
BMP
PCX
GIF
TGA
JPEG
数据校验
保证数据完整性
采用冗余信息方式
校验码
发送方用一种约定算法对原始数据计算一个校验值
在原始数据中加入校验码，发送给接收方
接收方截取校验码和原始数据用同样算法计算校验码
和截取的校验码比较，结合算法规则判断是否有误
码距
码字
由若干位代码组成一个字
距离
将两个不同麻子逐位比较，代码不同位个数
一种码制中，任何俩字的距离都不同，最小的距离
码距最小为1
扩大码距
奇偶校验
在数据传输前，在数据位前或后加一位奇偶校验位用来保证传输数据中“1”是奇数还是偶数个
奇偶校验位仅保证检测奇数个位错误如果偶数位有错误，则奇偶校验位会记录正确的1位数，即使数据已损坏
海明校验
一种多重奇偶校验
将原始数据按照一定规律分组每组安排一个校验位分组奇偶校验
循环冗余校验CRCCyclic Redundancy Check
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