FPGA芯片架构设计与实现
2020-08-25 10:26:48 0 举报AI智能生成
FPGA芯片架构设计与实现
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大纲/内容
6 FPGA中DDR存储器接口
6.1 DDR SDRAM芯片的工作原理
6.2 FPGA芯片中DDR存储器接口系统设计
6.2.1 DDR接口的数据通路
6.2.2 DDR接口的时钟重同步
6.2.3 DDR接口中的DQS相移电路
6.2.4 DDR接口中的SSTL_2/3标准的I/O缓冲器
6.3 DDR存储器接口控制器的设计和验证
6.3.1 控制器的刷新控制
6.3.2 控制器的命令和状态转换
6.3.3 验证结果与分析
6.4 延时锁相技术
6.4.1 锁相环的组成和工作原理
6.4.2 延时锁定环基本原理
6.5 延时锁定环电路的分析与对比
6.5.1 模拟延时锁定环
6.5.2 数字延时锁定环
6.5.3 其他结构的延时锁定环
6.5.4 不同结构DLL的分析与对比
6.6 数字延时锁定环电路的性能分析与优化
6.6.1 数字DLL的主要设计要求
6.6.2 数字DLL的设计参数
6.6.3 DLL中的延时失配
6.6.4 延时链延时的参数分析
6.6.5 数字DLL的抖动性能分析
6.7 延时锁定环线性模型与稳定性分析
6.7.1 连续时间线性模型
6.7.2 离散时间线性模型
6.7.3 环路稳定性分析
7 FPGA中数字延时锁定环
7.1 实现相移的全数字延时锁定环
7.1.1 数字延时锁定环结构
7.1.2 延时锁定环环路设计
7.2 数字控制延时链
7.2.1 可调延时线单元结构
7.2.2 粗调节延时单元
7.2.3 细调节延时单元
7.3 时间数字转换器
7.4 双向移位计数器
7.5 鉴相器与锁定逻辑
7.6 延时锁定环的版图设计
7.7 延时锁定环环路的仿真
7.8 芯片的物理实现与测试平台
7.9 DDR接口的数据通路的测试验证
7.9.1 读数据接口功能的测试验证
7.9.2 写数据接口功能的测试验证
7.10 数字延时锁定环的测试
7.10.1 测试方法
7.10.2 测试结果
7.10.3 测试结果比较与分析
7.11 数字占空比矫正电路的测试
7.11.1 测试结果
7.11.2 测试结果的比较与分析
8 FPGA中连线连接盒
8.1 引言
8.2 问题分析
8.2.1 CB模块的数学模型
8.2.2 约束条件分析
8.2.3 对CB结构的评价方法
8.3 利用模拟退火算法优化CB拓扑结构
8.3.1 模拟退火算法
8.3.2 初始布局的产生
8.3.3 代价函数的定义
8.3.4 信息熵法的运行
8.4 实验及结果分析
8.4.1 实验方法
8.4.2 实验结果
8.5 连线开关盒的电路结构设计方法
8.5.1 设计方法
8.5.2 连线开关盒中开关电路的特点
8.5.3 连线开关盒中开关类型的选择
8.5.4 互连通道中W与L的关系
8.5.5 单向SB开关的电路结构
8.5.6 SB电路结构的实现
9 FPGA中互连线段长度分布
9.1 所提优化方法的基本思路
9.1.1 两种结构共存的可行性分析
9.1.2 优化方法的基本流程
9.1.3 实验方法与实验条件
9.2 以面积延时积最小为目标的优化
9.2.1 单一长度下的互连线段结构
9.2.2 两种长度的组合
9.2.3 与其他结构的比较
9.3 针对所提优化方法的讨论
9.4 设计实验
9.5 FPGA芯片的设计实现
9.5.1 FPGA芯片的前端设计
9.5.2 互连线段之间的串扰
9.6 芯片的测试准备
9.6.1 测试平台
9.6.2 测试方法
9.6.3 芯片的测试结果分析
10 FPGA中的配置模块
10.1 配置系统的基本组成及特点
10.2 配置系统的功能需求
10.3 配置系统的硬件结构分析
10.3.1 配置系统的模块互联架构
10.3.2 配置控制器模块物理布局结构对信号传输的影响
10.3.3 SRAM阵列寻址结构及其对配置功能的影响
10.4 配置码流协议的结构及其对配置系统的影响
10.4.1 配置码流协议的结构
10.4.2 码流数据校验对配置系统功能的影响
10.4.3 码流数据压缩对配置系统结构的影响
10.4.4 配置系统的性能评价指标
10.5 配置系统总体框架
10.5.1 配置系统的功能规范
10.5.2 配置系统的工作流程
10.5.3 配置系统支持的配置模式
10.6 配置码流协议的设计
10.6.1 配置码流格式
10.6.2 配置寄存器的设计
10.7 配置系统的电路设计与实现
10.8 配置系统采用的验证工具与方法
10.8.1 SystemVerilog语言的特点
10.8.2 VMM验证环境的结构
10.8.3 验证层次与策略的选择方法
10.8.4 验证功能点的抽取方法
10.9 配置系统的验证方案与功能点的抽取
10.10 配置系统功能验证平台的设计
10.10.1 配置阵列模型与平台接口
10.10.2 配置数据中随机事务的定义与生成器
10.10.3 配置场景的定义及生成器
10.10.4 数据总线驱动器及监控器
10.11 配置系统验证结果
10.11.1 单元级验证结果
10.11.2 系统级验证结果
FPGA芯片架构设计与实现
1 FPGA架构总体设计
1.1 FPGA芯片研制流程
1.1.1 芯片设计
1.1.2 芯片制造
1.1.3 芯片封装
1.1.4 电测试
1.1.5 可靠性试验
1.1.6 应用验证
1.2 FPGA架构设计流程
1.2.1 设计内容
1.2.2 设计方法
1.2.3 工艺技术选择
1.2.4 封装工艺
1.2.5 I/O排布、封装管脚对应
1.3 FPGA规模和资源划分
1.3.1 模块划分
1.3.2 整体架构框图定义
1.3.3 全局信号和重要接口信号定义
1.4 FPGA中功能模块划分
1.4.1 可编程技术
1.4.2 逻辑模块结构
1.4.3 互连结构
2 FPGA中时钟网络
2.1 简介
2.1.1 FPGA CDN研究现状
2.1.2 FPGA CDN参数定义
2.2 FPGA CDN建模
2.2.1 拓扑建模
2.2.2 电路及互连结构建模
2.3 时钟网络设计方法
2.3.1 拓扑结构设计方法
2.3.2 电路及互连线尺寸设计方法
2.3.3 优化对比试验
2.3.4 实验结果
2.4 时钟网络的灵活性
2.4.1 拓扑结构
2.4.2 电路结构
2.5 路由级联
2.5.1 参数定义
2.5.2 主干网络
2.5.3 支干网络
2.5.4 接入结构
2.6 仿真实验
2.6.1 Wlb的影响
2.6.2 Wrib的影响
2.6.3 LE宽度的影响
2.6.4 时钟区域的影响
2.7 时钟网络热学建模
2.8 仿真实验
3 FPGA中电源/地线网络和漏电流
3.1 电源/地线网络
3.1.1 拓扑结构
3.1.2 设计中的关键问题
3.1.3 难点
3.2 IR-drop分析与优化
3.2.1 IR-drop的分析方法
3.2.2 IR-drop的优化
3.2.3 FPGA中的IR-drop
3.3 漏电流组成
3.4 降低漏电流的方法
3.4.1 ASIC中的漏电流优化技术
3.4.2 漏电控制技术在FPGA中的应用
3.5 基于Via分布的IR-drop分析
3.5.1 多层金属电源/地线网
3.5.2 IR-drop的研究方法
3.5.3 算法时间复杂度分析
3.6 仿真实验
3.6.1 结构建立
3.6.2 实验结果及分析
3.6.3 运算时间比较
3.6.4 结果对比
3.7 不均匀测试点的IR-drop求解
3.7.1 分析方法
3.7.2 实验比较和分析
3.8 FPGA电源网络IR-drop分析
3.8.1 端口电压求解模型
3.8.2 芯片倒扣封装技术（Flip chip）
3.8.3 实验方法和结果分析
4 FPGA中可编程逻辑单元
4.1 基于多路选择器的逻辑单元
4.1.1 基于多路选择器的逻辑单元
4.1.2 基于PLD结构的逻辑单元
4.1.3 基于查询表的逻辑单元
4.2 基于四输入LUT的可编程逻辑单元的设计
4.2.1 本设计中的可编程逻辑单元
4.2.2 可编程逻辑单元的结构框图以及设计
4.3 LUT的模型与实现
4.4 LUT的输入数目K的确定
4.5 进位逻辑
4.5.1 加法器分析
4.5.2 进位逻辑模型
4.5.3 可编程触发器
4.6 基于查找表结构的FPGA的不足
4.7 AIC结构逻辑簇
4.7.1 AIG和映射
4.7.2 AIC结构
4.7.3 查找表和AIC结构的比较
4.8 基于AIC结构FPGA的逻辑簇
4.8.1 AIC结构逻辑簇
4.8.2 增强型AIC结构
4.8.3 增强型AIC的FPGA逻辑簇
4.9 面向AIC的映射工具及结构评估平台
4.10 结构特征匹配的AIC簇互连优化
4.10.1 输出级交叉矩阵的移除
4.10.2 单级反向交叉矩阵和低负载电路优化
4.10.3 拆分输出和反馈
4.10.4 中间级交叉矩阵采用全连通交叉矩阵实现
4.10.5 限制AIC6的输出级数
4.11 仿真分析和比较
5 FPGA中可编程I/O模块
5.1 可编程I/O系统结构
5.2 IOE中的可编程输入缓冲器设计
5.2.1 输入控制逻辑电路
5.2.2 TTL/CMOS输入缓冲器
5.2.3 LVDS接收器电路
5.2.4 SSTL接收器电路
5.3 IOE中的可编程输出缓冲器设计
5.3.1 输出逻辑控制模块
5.3.2 Level Shifter电平提升器设计
5.3.3 反相器级联链设计
5.3.4 摆率控制及驱动电流控制模块
5.3.5 LVDS驱动器结构研究
5.3.6 支持SSTL_2/3标准驱动器结构
5.4 可编程I/O的后端版图设计
5.4.1 MOSFET的电离辐射效应
5.4.2 MOSFET的版图级加固设计
5.4.3 加固方案的可靠性能分析
5.4.4 加固方案的版图面积分析
5.5 高可靠I/O模块的后端版图与测试
5.5.1 静态参数测试
5.5.2 动态参数测试
5.5.3 ESD防护能力测试
5.5.4 高可靠性能测试
5.5.5 对比测试总结
5.6 可编程I/O的供电策略
5.7 全芯片IO的ESD技术
5.7.1 静电放电测试模式组合
5.7 全芯片I/O的ESD技术
5.7.2 电源ESD防护电路
5.7.3 全局静电防护架构研究
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