SoC设计和测试技术：理论与实践
2020-09-10 13:42:08 0 举报AI智能生成
SoC设计和测试技术：理论与实践
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大纲/内容
5 自动布局布线
5.1 自动布局布线的一般方法和流程
5.1.1 数据准备和输入
5.1.2 布局规划、预布线、布局
5.1.3 时钟树综合
5.1.4 布线
5.1.5 设计规则检查和一致性检查
5.1.6 输出结果
5.1.7 其他考虑
5.2 自动布局布线软件介绍
5.2.1 Apollo的一般情况介绍
5.2.2 Apollo库的文件结构
5.2.3 逻辑单元库——TSMC0.25μmCMOS库
5.3 自动布局布线的处理实例
5.3.1 电路实例
5.3.2 数据准备和导入
5.3.3 数据导入步骤
5.3.4 布图
5.3.5 预布线
5.3.6 单元布局
5.3.7 布线
5.3.8 数据输出
5.3.9 自动布局布线的优化
6 SoC设计方法
6.1 SoC的基本概念
6.1.1 SoC的特征和条件
6.1.2 SoC的设计方法学问题
6.2 基于平台的SoC设计方法
6.2.1 一般方法
6.2.2 设计分工
6.3 ARM平台SoC设计方法
6.3.1 简介
6.3.2 标准的SoC平台
6.3.3 支持工具和验证方法
6.3.4 操作系统端口
6.3.5 ARM的扩展IP
6.3.6 第三方伙伴计划
6.4 研究方向
7 SoC测试方法
7.1 引言
7.2 测试步骤
7.3 常用的可测试性设计方法
7.3.1 扫描路径法
7.3.2 内建自测试法
7.3.3 边界扫描法
7.4 缺陷和故障
7.4.1 缺陷分类
7.4.2 故障模型及其分类
7.5 测试向量生成
7.6 SoC测试面临的挑战
1 SoC设计概述
1.1 发展概貌
1.2 主要设计方法——自顶向下方法
1.3 设计流程中的重点问题
1.4 工具的支持
2 硬件描述语言Verilog
2.1 Verilog语言的一般结构
2.1.1 模块
2.1.2 数据流描述方式
2.1.3 行为描述方式
2.1.4 结构描述方式
2.1.5 混合描述方式
2.2 Verilog语言要素
2.2.1 标识符、注释和语言书写的格式
2.2.2 系统任务和函数
2.2.3 编译指令
2.2.4 值集合
2.2.5 数据类型
2.2.6 位选择和部分选择
2.2.7 参数
2.3 表达式与操作符
2.4 结构描述方式
2.4.1 常用的内置基本门
2.4.2 门时延问题
2.4.3 门实例数组
2.4.4 模块和端口
2.4.5 模块实例语句
2.4.6 模块使用举例
2.5 数据流描述方式
2.5.1 连续赋值语句
2.5.2 举例
2.5.3 连线说明赋值
2.5.4 时延
2.5.5 连线时延
2.5.6 举例
2.6 行为描述方式
2.6.1 过程结构
2.6.2 时序控制
2.6.3 语句块
2.6.4 过程性赋值
2．6.5 if语句
2.6.6 case语句
2.6.7 循环语句
2.7 设计共享
2.7.1 任务
2.7.2 函数
2.7.3 系统任务和系统函数
2.8 HDL仿真软件简介
3 可编程逻辑器件
3.1 引言
3.2 GA概述
3.3 PLD概述
3.3.1 PLD的基本结构
3.3.2 PLD的分类
3.3.3 PROM阵列结构
3.3.4 PLA阵列结构
3.3.5 PAL（GAL）阵列结构
3.3.6 FPGA（FieldProgrammableGateArray）
3.3.7 PLD的开发
3.4 FPGA的开发实例
3.4.1 QuartusⅡ的启动
3.4.2 建立新设计项目
3.4.3 建立新的Verilog HDL文件
3.4.4 建立新的原理图文件
3.4.5 设置时间约束条件
3.4.6 引脚绑定
3.4.7 编译
3.4.8 仿真
3.4.9 器件编程
4 逻辑综合
4.1 引言
4.2 组合逻辑综合介绍
4.3 二元决定图（Binary-Decision Diagrams）
4.3.1 ROBDD的原理
4.3.2 ROBDD的应用
4.4 Verilog HDL与逻辑综合
4.5 逻辑综合的流程
4.6 门级网表的验证
4.6.1 功能验证
4.6.2 时序验证
4.7 逻辑综合对电路设计的影响
4.7.1 Verilog编程风格
4.7.2 设计分割
4.7.3 设计约束条件的设定
4.8 时序电路综合举例
4.9 Synopsys逻辑综合工具简介
4.9.1 实例电路——m序列产生器
4.9.2 利用Synopsys的Design Compiler进行综合的基本过程
4.10 总结
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