CMOS模拟集成电路版图设计与验证：基于Cadence Virtuoso与Mentor Calibre
2020-09-16 10:52:07 0 举报AI智能生成
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CMOS模拟集成电路版图设计与验证：基于Cadence Virtuoso与Mentor Calibre
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大纲/内容
5 运算放大器的版图设计与后仿真
5.1 运算放大器基础
5.1.1 运算放大器的基本特性和分类
5.1.2 运算放大器性能参数
5.2 单级运算放大器的版图设计与后仿真
5.2.1 单级运算放大器的版图设计
5.2.2 单级运算放大器的参数提取
5.2.3 单级运算放大器的后仿真
5.3 两级全差分运算放大器的版图设计与后仿真
5.3.1 两级全差分运算放大器的版图设计
5.3.2 两级全差分运算放大器的参数提取
5.3.3 两级全差分运算放大器的后仿真
6 带隙基准源与低压差线性稳压器的版图设计与后仿真
6.1 带隙基准源的版图设计与后仿真
6.1.1 带隙基准源基本原理
6.1.2 带隙基准源的版图设计
6.1.3 带隙基准源的参数提取
6.1.4 带隙基准源的后仿真
6.2 低压差线性稳压器的版图设计与后仿真
6.2.1 低压差线性稳压器的基本原理
6.2.2 低压差线性稳压器的版图设计
6.2.3 低压差线性稳压器的参数提取
6.2.4 低压差线性稳压器的后仿真
7 比较器电路的版图设计与后仿真
7.1 比较器电路基础
7.1.1 比较器性能参数
7.1.2 比较器特性分析
7.1.3 比较器电路结构
7.2 比较器电路的版图设计
7.3 比较器电路参数提取
7.4 比较器电路后仿真
8 标准I/O单元库的设计与验证
8.1 标准I/O单元库概述
8.2 I/O单元库基本电路结构
8.3 I/O单元库版图设计
8.3.1 数字I/O单元版图设计
8.3.2 模拟I/O单元的制作
8.3.3 焊盘（pad）的制作
8.4 电路参数提取及后仿真
CMOS模拟集成电路版图设计与验证：基于Cadence Virtuoso与Mentor Calibre
1 CMOS模拟集成电路版图基础
1.1 CMOS工艺基础及制造流程
1.2 CMOS模拟集成电路设计流程
1.3 CMOS模拟集成电路版图定义
1.4 CMOS模拟集成电路版图设计流程
1.4.1 版图规划
1.4.2 设计实现
1.4.3 版图验证
1.4.4 版图完成
1.5 版图设计通用规则
1.6 CMOS模拟集成电路版图匹配设计
1.6.1 CMOS工艺失配机理
1.6.2 元器件版图匹配设计规则
2 Cadence Virtuoso版图设计工具
2.1 Virtuoso 界面介绍
2.1.1 Virtuoso CIW界面介绍
2.1.2 Virtuoso Library Manager界面介绍
2.1.3 Virtuoso Layout Editor界面介绍
2.2 Virtuoso 基本操作
3 Mentor Calibre版图验证工具
3.1 Mentor Calibre版图验证工具调用
3.2 Mentor Calibre DRC验证
3.2.1 Calibre DRC验证简介
3.2.2 Calibre DRC界面介绍
3.2.3 Calibre DRC验证流程举例
3.3 Mentor Calibre LVS验证
3.3.1 Calibre LVS验证简介
3.3.2 Calibre LVS界面介绍
3.3.3 Calibre LVS验证流程举例
3.4 Mentor Calibre寄生参数提取（PEX）
3.4.1 Calibre PEX验证简介
3.4.2 Calibre PEX界面介绍
3.4.3 Calibre PEX流程举例
4 CMOS模拟集成电路版图设计与验证流程
4.1 设计环境准备
4.2 反相器链电路的建立和前仿真
4.3 反相器链版图设计
4.4 反相器链版图验证与参数提取
4.5 反相器链电路后仿真
4.6 I/O单元环设计
4.7 主体电路版图与I/O单元环的连接
4.8 导出GDSII文件
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